Analog Devices Inc. HMC7043LP7FE：一款高性能、3.2 GHz、14輸出扇出緩沖器其主要特性支持JEDEC JESD204B低加性抖動： <15 fs rms（2457.6 MHz，12 kHz至20 MHz）極低噪底： -155.2 dBc/Hz (983.04 MHz)最多提供14路LVDS、LVPECL或CML型器件時鐘(DCLK)CLKOUTx/CLKOUT…
Analog Devices Inc. HMC7043LP7FE：一款高性能、3.2 GHz、14輸出扇出緩沖器
其主要特性
支持JEDEC JESD204B
低加性抖動： <15 fs rms（2457.6 MHz，12 kHz至20 MHz）
極低噪底： -155.2 dBc/Hz (983.04 MHz)
最多提供14路LVDS、LVPECL或CML型器件時鐘(DCLK)
CLKOUTx/CLKOUTx and SCLKOUTx/SCLKOUTx 最高頻率達 3200 MHz
JESD204B兼容系統(tǒng)參考(SYSREF)脈沖
25 ps模擬延遲和?時鐘輸入周期數(shù)字延遲，14個時鐘輸出通道各自都能對延遲進行編程
可調噪底與功耗的關系可通過SPI編程
SYSREF有效中斷可簡化JESD204B同步
支持確定性同步多個HMC7043器件
RFSYNC引腳或SPI控制的SYNC觸發(fā)用于輸出同步JESD204B
GPIO報警/狀態(tài)指示用于確定系統(tǒng)狀況
時鐘輸入支持高達6 GHz的頻率
片內穩(wěn)壓器提供出色的PSRR
48引腳、7 mm × 7 mm LFCSP封裝
概述
HMC7043LP7FE旨在滿足多載波GSM和LTE基站設計的要求，并通過多種時鐘管理和分配特性來簡化基帶和無線電卡時鐘樹的設計。
HMC7043LP7FE提供14路低噪聲且可配置的輸出，可以靈活地與基站收發(fā)臺(BTS)系統(tǒng)中的許多不同器件接口，如數(shù)據(jù)轉換器、本振、發(fā)射/接收模塊、現(xiàn)場可編程門陣列(FPGA)和數(shù)字前端ASIC等。HMC7043LP7FE可生成符合JESD204B接口要求的多達7個DCLK和SYSREF時鐘對。
系統(tǒng)設計人員可以生成更少的DCLK和SYSREF對，并針對獨立的相位和頻率配置其余的輸出信號路徑。 DCLK和SYSREF時鐘輸出均可配置為支持CML、LVDS、LVPECL和LVCMOS等不同的信號標準，不同的偏置條件則可調整變化的板插入損耗。
HMC7043LP7FE獨特的特性之一是對14個通道分別進行獨立靈活的相位管理。所有14個通道均支持頻率和相位調整。 這些輸出還可針對50 Ω或100 Ω內部和外部端接選項進行編程。
HMC7043LP7FE器件具有RF SYNC功能，支持確定性同步多個HMC7043器件，即確保所有時鐘輸出從同一時鐘沿開始。 可通過改寫嵌套式HMC7043LP7FE或SYSREF控制單元/分頻器，然后重新啟動具有新相位的輸出分頻器來實現(xiàn)。
HMC7043LP7FE采用48引腳、7 mm × 7 mm LFCSP封裝，且裸露焊盤接地。
HMC7043LP7FE具備以下關鍵參數(shù)：
PLL：是
輸入：時鐘
輸出：CML，LVDS，LVPECL
電路數(shù)：1
比率 - 輸入:輸出：1：14
差分 - 輸入:輸出：是/是
頻率 - 最大值：3.2GHz
分頻器/倍頻器：是/無
電壓 - 供電：3.135V ~ 3.465V
工作溫度：-40°C ~ 85°C
安裝類型：表面貼裝型
封裝/外殼：48-LFCSP
此外，HMC7043LP7FE時鐘緩沖器廣泛應用于多種應用場景，主要包括：
JESD204B時鐘產生
蜂窩基礎設施（多載波GSM、LTE、W-CDMA）
數(shù)據(jù)轉換器時鐘
相控陣參考分配
微波基帶卡
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